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[求助] FPGA的时序仿真(后仿真)真的有必要吗?

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1#
发表于 2019-10-25 11:26:50 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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FPGA来说,我觉得布局布线后直接看时序报告是否有时序违例就好了,时序仿真真的有必要去做吗?
2#
发表于 2019-10-25 12:21:25 | 只看该作者
至少很多年前我做FPGA的时候后仿真是必须的,还是会发现很多问题
3#
发表于 2019-10-25 14:32:11 | 只看该作者
个人理解,如果是ASIC的话可能还有必要,纯粹FPGA开发的话,做了这么多年还没见过有人做后仿真
4#
发表于 2019-10-25 15:41:05 | 只看该作者
跨时钟域问题通过时序报告是看不出来,需要后仿
5#
发表于 2019-10-25 15:53:23 | 只看该作者
一般不需要, fpga 直接测试行了, 一般检测下时序报告有没问题就可以了!
6#天天乐棋牌
发表于 2019-10-25 16:48:02 | 只看该作者
我通常是直接測試,有問題再說。
7#
发表于 2019-10-26 17:09:42 | 只看该作者
确实最近几年没怎么听说做FPGA的后仿
8#
发表于 2019-10-28 10:38:50 | 只看该作者


   
gaurson 发表于 2019-10-26 17:09
确实最近几年没怎么听说做FPGA的后仿


为什么不需要后防?
9#天天乐棋牌
发表于 2019-10-28 14:48:13 | 只看该作者


   
厚娇07 发表于 2019-10-28 10:38
为什么不需要后防?


我不是说不需要,只是就自己所在环境,没有听说开发FPGA版本的人去搞后仿真而已。也许有些专门做FPGA产品的公司还会保留这种传统,很早以前业界就流传FPGA后仿是鸡肋的说法了吧。
10#
发表于 2019-11-5 20:18:09 | 只看该作者
很多flip-flop/net 在 FPGA synthesis 後時會不見, 或者inverted. 增加post-sim debug困難度.
所以,很多人就不做了.
可能,重新修改RTL, 還比較快.
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