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[资料] RTL Modeling with SystemVerilog for Simulation and Synthesis using SystemVerilog for ASIC and FPGA design

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1#
发表于 2019-10-23 10:27:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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RTL Modeling with Systemverilog For Simulation and Synthesis: Using SystemVerilog for asic and FPGA Design
by Stuart Sutherland
Paperback, 488 pages
Copyright 2017, Sutherland hdl, Inc., Tualatin, Oregon

RTL_Modeling_with_SystemVerilo.pdf

11.52 MB, 下载次数: 550 , 下载积分: 资产 -4 信元, 下载支出 4 信元

2#
发表于 2019-10-23 13:37:27 | 只看该作者
thanks for sharing
3#
发表于 2019-10-23 13:49:17 | 只看该作者
当年找不到PDF,就去买了一本正版书花了100多美元。

这本书的作者Stuart Sutherland已经于2018年突发疾病去世了,以后再也看不到他写的文章了。
4#
发表于 2019-10-23 14:10:48 | 只看该作者
多谢分享。
5#
发表于 2019-10-23 22:31:49 | 只看该作者
thanks for sharing
6#
发表于 2019-10-24 09:23:33 | 只看该作者
在下有礼了!
7#
发表于 2019-10-24 12:45:09 | 只看该作者
good reference.
8#
发表于 2019-10-24 12:53:47 | 只看该作者
感谢分享
9#
发表于 2019-10-24 21:32:12 | 只看该作者
多谢分享
10#
发表于 2019-10-25 08:09:30 | 只看该作者
thanks for sharing
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